Verilog 中如何不使用索引，一次性为整个向量赋值？
数据阿明
可以用连续赋值语句 assign c = 8'b00000111; 一次设置整个向量，使 c[2:0] 为 111，c[7:3] 为 00000。
具体写法
在模块内声明 c，然后对整个向量赋值：
wire [7:0] c;
assign c = 8'b00000111;如果 c 已经声明，只需写一行赋值语句：
assign c = 8'b00000111;为什么是 00000111？
8'b00000111 是一个 8 位二进制常量。8 指定位宽，b 表示二进制，后面的数字表示各位的值。
对于声明为 [7:0] 的向量，常量最左边的位对应 c[7]，最右边的位对应 c[0]：
位索引： 7 6 5 4 3 2 1 0
对应值： 0 0 0 0 0 1 1 1
原始代码按 c[0] 到 c[7] 的顺序列出赋值，但写二进制常量时，要按 c[7] 到 c[0] 的顺序排列。
语法注意事项
c 声明为 wire，这里应在模块作用域使用 assign 连续赋值。不能在模块中直接把 c = ...; 写成独立语句，也不能在 initial 或 always 过程块中对这个 wire 使用普通过程赋值。
原始代码是赋值意图的示意，实际 Verilog 代码需要补齐分号。用整体赋值替换逐位赋值后，无需保留原来的逐位驱动。
备注：内容仅供参考。